开源实现流程支持 Xilinx Spartan-3E 与 Spartan-6，在浏览器运行并逐字节比对 ISE
An Open Implementation Flow for the Xilinx Spartan-3E and Spartan-6 that Runs in the Browser, Checked Byte for Byte Against ISE
AI 导读
作者提出一条面向 Xilinx Spartan-3E（XC3S100E 至 XC3S1200E）和 Spartan-6（XC6SLX16、XC6SLX45）的开源实现流程，从 HDL 到可编程比特流，可在浏览器中以 WebAssembly 编译的 Yosys 与 nextpnr 运行，补上已停更的 ISE 14.7 的空缺。
推荐理由
论文给出从 HDL 到比特流的开源实现流程，并在浏览器中与 ISE 逐字节对比验证，含具体布局布线资源数据。
正文 · AI 翻译
摘要：作者描述了一条开放实现流程，从 HDL 到可编程比特流，适用于 Xilinx Spartan-3E（XC3S100E 至 XC3S1200E）和 Spartan-6（XC6SLX16、XC6SLX45）器件——这些器件只有已停产的 ISE 14.7 支持。该流程可在网页浏览器中或在 此 http URL 原样运行：Yosys 和 nextpnr 编译为 WebAssembly，nextpnr 的 Himbaechel 框架获得了由 Silinx 自己的器件描述、比特数据库与时序模型以及 Silinx 自己的比特流写入器生成的 Spartan-3E 与 Spartan-6 架构。比特数据库通过对 ISE 有文档记载的 XDL 和 bitgen 工具的黑盒观测、采用按码字分批的实验构建；布线器只使用比特经过测量的开关，写入器拒绝任何未经测量的特性。ISE 是基准：对于相同的布局布线设计，比特流与 bitgen 写出的逐字节一致，且 ISE 的 DRC 通过。布局布线最初由自研的模拟退火器和 PathFinder 布线器完成，nextpnr 达到同等水平后取代了它们。在面向 XC3S1200E 的 67 个开源设计上，与相同优化目标下的 ISE 相比（45 个设计双方均完成构建），该流程在 Area 目标下切片减少 15%、关键路径缩短 14%，在 Speed 目标下切片减少 21%、路径缩短 8%，在 Fast 目标下切片减少 20% 但路径延长 12%（几何平均值）。XST 无法读取其中 15 个设计。该流程以 npm 包 silinx-fpga（Apache-2.0）发布。
| 学科分类： | 硬件体系结构 (cs.AR)；人工智能 (cs.AI)；软件工程 (cs.SE)；系统与控制 (eess.SY) |
| 引用格式： | arXiv:2611.13008 [cs.AR] |
| （本版本的引用格式为 arXiv:2611.13008v1 [cs.AR]） | |
| https://doi.org/10.48550/arXiv.2611.13008 arXiv 通过 DataCite 发行的 DOI（注册中） |
提交历史
来自：Pedro Maló [查看电子邮件]
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2026年11月9日 星期一 01:25:22 UTC (13 KB)
来源：arXiv cs.AI · arxiv.org