开源FPGA实现流程可对齐ISE比特流
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开源FPGA实现流程可对齐ISE比特流
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AI 综述
Pedro Maló 发布了一条面向 Xilinx Spartan-3E（XC3S100E 至 XC3S1200E）和 Spartan-6（XC6SLX16、XC6SLX45）的开源实现流程，从 HDL 生成可编程比特流，以 npm 包 silinx-fpga（Apache-2.0）发布。他称对同一布局布线的设计，生成的比特流与 ISE 的 bitgen 输出逐字节一致，且通过 ISE 的 DRC 检查。 这些器件此前仅由已停更的 ISE 14.7 支持。该流程使用编译为 WebAssembly 的 Yosys 与 nextpnr，可在浏览器中运行。
AI 根据报道生成 · 2 小时前更新
最新进展11月11日 13:00
开源实现流程支持 Xilinx Spartan-3E 与 Spartan-6，在浏览器运行并逐字节比对 ISE报道时间线
沿着报道，了解事件的不同侧面。
11月11日
- arXiv cs.AI精选开源实现流程支持 Xilinx Spartan-3E 与 Spartan-6，在浏览器运行并逐字节比对 ISE
作者提出一条面向 Xilinx Spartan-3E（XC3S100E 至 XC3S1200E）和 Spartan-6（XC6SLX16、XC6SLX45）的开源实现流程，从 HDL 到可编程比特流，可在浏览器中以 WebAssembly 编译的 Yosys 与 nextpnr 运行，补上已停更的 ISE 14.7 的空缺。
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