热点事件持续更新

研究者让LLM智能体借FPGA在环评测设计出乱序RISC-V CPU

1 篇报道1 个报道来源3 小时前更新

先了解这件事

AI 综述

日本研究者Leo Itoh与Junichiro Kadomoto向arXiv提交论文（arXiv:2610.39570），提出一个由LLM智能体在FPGA上实现CPU候选方案、并利用板载性能测量指导设计决策的开发环境。在人监督下，该方法将单周期RV32I CPU核逐步演化为三发射乱序RV32IM核。论文称，最终设计在Artix-7 FPGA上达到130 MHz、5.61 CoreMark/MHz的性能；包含实现在内的FPGA评估速度比单线程RTL仿真快9.6倍。

AI 根据报道生成 · 56 分钟前更新

最新进展10月31日 12:00

LLM 智能体结合 FPGA 在环评测设计 RISC-V CPU

报道时间线

沿着报道，了解事件的不同侧面。

10月31日

12:00
arXiv cs.AI
LLM 智能体结合 FPGA 在环评测设计 RISC-V CPU
研究者提出让 LLM 智能体在 FPGA 上实现 CPU 候选方案并用板载性能测量指导设计决策的开发环境。

本事件热度走势

还没有足够的连续观测数据，暂不绘制趋势。